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Les enjeux actuels de l’industrie du semi-conducteur concernent la réduction de la taille des dispositifs et la diminution des coûts de production, tout en améliorant les performances et les fonctionnalités. Le domaine de l’électronique de puissance se focalise plus particulièrement sur l’intégration des fonctionnalités de commande et de puissance à moindre coût, avec des dimensions réduites. Le problème, quant à la cœxistence de ces deux types de composants, provient des forts courants et/ou fortes tensions résultant du fonctionnement des modules de puissance, qui peuvent dégrader le fonctionnement des composants de commande petit signaux, voire les détruire. Plusieurs pistes d’isolations entre ces deux types de composants ont été envisagées au travers de différentes applications de « puissance intelligente ». La piste la plus fiable, que nous allons présenter dans cette thèse, est la technique d’isolation grâce à des substrats de SOI (Silicon On Insulator) partiel.
Plus généralement, les structures SOI peuvent être utilisées pour plusieurs applications : réalisation de composants partiellement et entièrement dépeuplés sur couche mince, microsystèmes, et isolation diélectrique comme déjà mentionné. Par ailleurs, il existe des wafers SOI «pleine plaque» où la couche d’oxyde enterré se situe sur tout le wafer, et des wafers «SOI partiel» où la couche d’oxyde enterrée est localisée.
Afin de faire coexister des composants de commande et de puissance sur une même puce, il est nécessaire de développer un procédé permettant la réalisation des wafers SOI partiel à faible coût. En effet, les motifs d’oxyde enterrés permettent de procurer une isolation diélectrique verticale parfaite, qui peut être couplée avec une isolation latérale par tranchées présentant un oxyde de silicium sur leurs flancs et remplies de poly-silicium. Ces « caissons » SOI parfaitement isolés du reste du substrat peuvent alors accueillir des modules logiques faible puissance, tandis que les zones de silicium massif accueillent des composants de puissance, susceptibles de générer de fortes énergies pouvant être dissipées à travers tout le substrat. Une telle structure SOI partielle est donc particulièrement adaptée à ce type d’applications, puisqu’elle permet d’éliminer les problèmes de courants parasites tels que la diffusion de porteurs minoritaires, tout en permettant une dissipation thermique par le substrat pour les applications de puissance comprenant des modules logiques sur SOI. Elle assure une isolation diélectrique parfaite, et une réduction de la taille des structures d’isolation par rapport aux isolations par jonction.
La thèse présentée ici s’intéresse plus particulièrement à un procédé permettant d’obtenir des substrats SOI partiel à faible coût, complètement compatibles avec ce type d’applications. Cette thèse a été effectuée en convention CIFRE entre Freescale Semiconducteurs Toulouse et le LAAS-CNRS, dans le cadre d’un laboratoire commun, le LCIP (Laboratoire des Circuits Intégrés de Puissance). Le but de cette thèse était tout d’abord d’évaluer la faisabilité industrielle de différents procédés permettant d’obtenir des substrats SOI partiel à moindre coût, puis le procédé LEGO (Lateral Epitaxial Groth over Oxide) étant identifié comme une technologie de choix pour nos applications, nous avons cherché à optimiser cette technique basée sur la fusion et recristallisation de silicium poly-cristallin. Ce manuscrit présente dans un premier chapitre les différents champs d’application du SOI, puis un état de l’art des différentes techniques permettant d’obtenir des substrats SOI, et enfin le détail du procédé LEGO et l’intérêt qu’il présente pour nos applications. Un second chapitre détaille le travail d’optimisation qui a été mené pour obtenir un matériau de qualité cristalline suffisamment élevée pour que les substrats ainsi obtenus soient compatibles avec des applications microélectroniques, et présente les résultats que nous avons pu obtenir en terme de matériau SOI. Un troisième chapitre s’intéresse à la réalisation et au test électrique de composants basse puissance et forte puissance que nous avons fabriqués sur des couches SOI recristallisées. Enfin un quatrième chapitre conclu sur l’utilisation possible de ce procédé LEGO pour deux types d’applications intéressant Freescale Semiconducteurs.
Présentation générale du SOI
Historique
Le terme SOI (Silicon On Insulator) identifie une structure «substrat / film isolant / couche mince de silicium monocristallin». Le substrat peut être constitué par des matériaux divers, le cas d’un wafer de silicium est le plus courant. La couche isolante enterrée est souvent une couche d’oxyde de silicium (BOX : Buried OXide) dont l’épaisseur peut aller de 100nm à 3µm, mais d’autres couches isolantes peuvent être envisagées. La couche de silicium monocristallin sur isolant a une épaisseur variable en fonction des applications, de 50nm à 100µm. La difficulté majeure de ce type de structure est l’obtention d’une couche monocristalline sur une couche isolante, car aucune méthode de dépôt ne permet d’élaborer des couches monocristallines sans avoir un « germe », c’est-à-dire un matériau support présentant le même réseau cristallin que celui souhaité pour la couche déposée. Depuis les années 1960-1970, de nombreux travaux ont été menés afin d’élaborer ce type de structures. Le premier besoin pour ces structures SOI était le durcissement des circuits intégrés aux irradiations ionisantes pour des applications militaires et spatiales .
En effet, les forts flux de particules chargées engendrent des « photocourants » dans les circuits intégrés. Par ailleurs, une particule unique très ionisante (proton ou ion) produit le long de sa trace un plasma conducteur (fig. I.1 – a) responsable d’effets isolés : claquages ou courts-circuits, tous deux destructifs ; basculement d’un point mémoire ou erreur dans un circuit logique, non destructifs mais entraînant des erreurs graves au niveau système. Le durcissement [2] vis-à-vis de ces effets est obtenu principalement par la réduction du volume de silicium contenant les composants. L’utilisation de fines couches actives de silicium minimise l’impact des radiations ionisantes sur les performances des composants. La réduction de volume est obtenue par l’emploi d’un substrat SOI dans lequel une mince couche d’oxyde isole la couche de silicium de surface contenant les transistors du reste du silicium. Ainsi, la majorité des charges générées en profondeur par exemple par une particule alpha heurtant un substrat de silicium sera stoppée par la couche d’oxyde enterrée, le volume de silicium actif « contaminé » par cette particule est réduit, ce qui permet de diminuer le pic de courant généré dans la couche active.
Le tout premier matériau SOI développé était le silicium sur saphir (SOS) . Une multitude de structures SOI ont par la suite été créées. Leur point commun est d’offrir une parfaite isolation diélectrique entre la couche active des circuits et le substrat de silicium massif, grâce à une couche d’oxyde enterré. Parmi tous ces procédés développés, trois technologies ont émergé et se sont imposées pour la commercialisation de wafers SOI : le SIMOX (Separation by IMpantation of OXygen) utilisant l’implantation d’ions oxygène pour créer la couche d’isolation enterrée, le SmartCut® basé sur le collage de deux wafers oxydés et le découpage au niveau d’une couche implantée d’hydrogène , et le BESOI, également basé sur le collage de deux wafers oxydés et un polissage du wafer supérieur pour obtenir l’épaisseur de SOI désirée. Ainsi, depuis les années 90, l’apparition de ces nouveaux procédés SOI ainsi que l’explosion des appareils électroniques portables, a promu le SOI comme une technologie de choix pour la fabrication de composants à basse consommation et à haute fréquence (consommation réduite, rapidité de fonctionnement augmentée, isolation accrue, pertes faibles, phénomènes parasites du substrat diminués…). Le SOI est entré dans le carnet de route (ITRS : international technology roadmap of semiconductors) de l’industrie microélectronique depuis 1998 [3], et son rôle de technologie majeure a été consolidé en 2001.
De nos jours, cette technologie est de plus en plus adoptée par les industriels du domaine de la microélectronique. De manière générale, le SOI est présent sur de nombreux marchés: Principalement pour des applications CMOS car il permet une augmentation de la vitesse de fonctionnement et une réduction de la puissance consommée, mais également pour les circuits haute tension (pour une meilleure isolation), les circuits RF (réduction des pertes par couplage), les microsystèmes et applications photoniques (pour définir facilement les parties mobiles ou les guides optiques), le transfert de couches minces de silicium (par exemple sur polyimide pour fabriquer des tags RF flexibles [4]…). Plus spécifiquement, IBM, AMD, Sharp, Intel, Freescale … travaillent sur le développement commercial de microprocesseurs ou composants avancés pour la communication mobile aux performances améliorées par le SOI. Ainsi, IBM utilise le SOI depuis plusieurs années, notamment pour les Power PC G4 et G5 des ordinateurs Apple, AMD pour ses processeurs Athlon et Opteron, Freescale fabrique plusieurs processeurs sur SOI…
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Table des matières
INTRODUCTION
CHAPITRE I – GENERALITES ET ETAT DE L’ART
I. PRESENTATION GENERALE DU SOI
A. Historique
B. Applications actuelles et nouvelles motivations
C. Le projet PSOI dans le cadre du laboratoire commun
II. DIFFERENTES TECHNOLOGIES PERMETTANT LA FABRICATION DE WAFERS SOI
Introduction
A. Les premières méthodes développées
Silicium sur saphir – SOS
Isolation diélectrique – DI
B. Les techniques actuelles et les plus répandues
1. Techniques de collage, dites « de bonding » : Wafer Bonding
BESOI (Bonded and Etchback SOI)
Eltran (Epitaxial Layer Transfer)
SmartCut (Unibond)
2. Techniques de conversion du matériau : Réalisation de la couche enterrée par implantation
SIMOX (Separation by Implantation of Oxygen)
3. Techniques d’épitaxie
Epitaxie latérale, ELO et MELO
Recristallisation de la zone fondue, ZMR (Zone Melting Recrystallization)
Le LEGO
C. Le futur des « couches actives sur isolant »
1. Intérêt du substrat silicium contraint sur isolant
2. Procédés technologiques permettant de réaliser du silicium contraint sur isolant
a) SGOI : Strained Silicon on SiGe-On-Insulator
SGOI par condensation du germanium
SGOI par approche SIMOX
SGOI par substrat SiGe virtuel + collage
b) SSOI : Strained Silicon-On-Insulator
c) GOI : Germanium On Insulator
d) Autres technologies
3. Nouvelles architectures sur SOI
III. LEGO
A. Principe du LEGO (Lateral Epitaxial Growth over Oxide)
B. Four de recristallisation
C. Résultats précédemment obtenus sur le procédé LEGO
Résultats physiques
Résultats électriques
Simulations thermiques
D. Choix du procédé le plus compatible avec nos applications
ELO
SmartCut
LEGO
CHAPITRE II – OPTIMISATION DU PROCEDE LEGO – CARACTERISATION PHYSIQUE DU MATERIAU SOI OBTENU
I. OPTIMISATION DU MATERIAU OBTENU PAR LEGO
A. Moyens de caractérisations mis en œuvre
B. Les paramètres
1. Paramètres pris en compte pour les DOE
2. Influence des différents paramètres
a. La nature et l’épaisseur de la couche d’encapsulant
b. Cycle de RTP : les paramètres thermiques importants et leur influence
c. L’épaisseur de silicium et le détail des géométries choisies pour les motifs SOI
C. Les défauts résiduels
1. Découvrement de la couche d’oxyde enterrée
2. Rencontre des fronts de recristallisation
D. Résultat
II. AMELIORATION DU MATERIAU POST-RECRISTALLISATION
A. Analyses complémentaires
1. SIMS et SRP
2. TEM et XRD
3. Durée de vie et charges d’interfaces
B. Améliorations possibles
1. Amélioration de la durée de vie
2. Diminution de la quantité de défauts résiduels dus au recouvrement des fronts de recristallisation
3. Amélioration de la qualité générale du matériau SOI LEGO
CONCLUSION
CHAPITRE III – CARACTERISATION ELECTRIQUE
I. PRESENTATION DU PROJET IMPACT
II. CHOIX DE LA GEOMETRIE DES MOTIFS SOI ET DU LAYOUT DES COMPOSANTS
A. Définitions des zones SOI
B. Présentation du layout complet
III. DETAILS DU PROCESS
A. Liste des étapes technologiques
B. Remarques à propos du procédé IMPACT
C. Composants fabriqués
IV. CARACTERISATION ELECTRIQUE
A. Composants faible puissance
1. Transistors MOS
2. Transistors Bipolaires
B. Composants forte puissance
1. Simulations numériques
2. Mesures électriques
CONCLUSION
CHAPITRE IV – APPLICATIONS ET ERSPECTIVES DE CE PROJET
I. LES APPLICATIONS DE TYPE « SMARTPOWER »
II. LES MEMS
A. Le principe des HARMEMS
B. Adaptation du procédé LEGO aux HARMEMS
C. Améliorations apportées par le procédé LEGO
CONCLUSION GENERALE
BIBLIOGRAPHIE PERSONNELLE
ANNEXES
