Soutenance mémoire
Le test des circuits ouverts
Les circuits ouverts sont des discontinuités électriques sur les lignes d’interconnexion des circuits intégrés qui surviennent généralement dans les niveaux de métaux mais aussi dans le polysilicium ou encore dans les diffusions. Ces défauts peuvent intervenir soit à l’intérieur d’une porte logique soit entre les portes logiques sur les lignes d’interconnexion. La Figure 1.3 montre des photographies de circuits ouverts dans un circuit CMOS. Les caractéristiques principales d’un circuit ouvert sont :
– La taille du défaut (la fissure est-elle large ou étroite ?),
– La localisation du défaut (sur la grille, le drain ou la source d’un transistor seul, sur les grilles d’une paire de transistors complémentaires),
– Le défaut intervient sur une ligne de métal conduisant à plusieurs portes,
– Le couplage capacitif du nœud incriminé avec les nœuds environnants. Les technologies CMOS submicroniques utilisent des lignes de métal de largeur inférieure au micromètre et les rapports hauteur/largeur des vias sont supérieurs à 5. Ajoutons à ces dimensions les millions, voire les milliards de contacts et les kilomètres de lignes métalliques, et il est facile de comprendre que les défauts de circuit ouvert sont de plus en plus nombreux. Il est donc important de modéliser le comportement de ces nœuds plus ou moins déconnectés (Figure 1.4) et d’analyser leur impact sur le fonctionnement du circuit.
Les courts-circuits francs
Plusieurs modèles de court-circuit ont été reportés dans la littérature : Strong Driver Wired OR/AND, Strong Driver Wired, Wired OR/AND, Byzantine… Chacun de ces modèles représente un comportement particulier pouvant être induit pas la mise en court-circuit de deux lignes. Parmi ces modèles, nous pouvons différencier :
– Ceux qui provoquent une erreur sur une seule des deux lignes en court-circuit (erreur simple) pour une condition de sensibilisation unique (Strong Driver Wired OR, Strong Driver Wired AND). Dans ce cas, l’erreur produite est obligatoirement 0/1 ou 1/0, où la première valeur représente la valeur attendue et la deuxième représente la valeur obtenue effectivement.
– Ceux qui provoquent une erreur sur une seule des deux lignes en court-circuit (erreur simple) pour deux conditions de sensibilisation différentes (Strong Driver Wired). Dans ce cas, l’erreur produite sur la ligne peut être 0/1 ou 1/0 ([18]).
– Ceux qui provoquent une erreur sur l’une ou l’autre des deux lignes en courtcircuit mais pas sur les deux (erreur simple) pour deux conditions de sensibilisation différentes (Wired OR, Wired AND [19]).
– Ceux qui provoquent une erreur sur les deux lignes en court-circuit (Byzantine [20]).
Les courts-circuits résistifs
Chaque court-circuit peut être caractérisé de manière générale par sa localisation sur le circuit et par sa dimension géométrique. L’importance d’un court-circuit est définie par une résistance notée Rs dont la valeur dépend des caractéristiques physiques du défaut : topologie et nature du matériau qui constitue le court-circuit. Elle ne peut être connue a priori [25]. Ainsi les nœuds mis en concurrence présentent des potentiels intermédiaires différents dont la valeur dépend de cette résistance (Figure 1.13). Par conséquent, le fait de négliger cette résistance de court-circuit n’est pas réaliste et peut amener à des conclusions erronées. Bien que cette résistance soit inconnue, la prise en compte de sa valeur a été envisagée à l’aide de données statistiques. Un modèle propose par exemple de prendre la résistance de court-circuit égale à une valeur moyenne [26]. Dans ce modèle, les stimuli sont pris en compte en considérant uniquement les transistors passants de chaque réseau en concurrence. Chaque transistor est alors remplacé par sa résistance équivalente donnée par l’expression Req=1K WL(Vgs−Vt), pour laquelle la simple connaissance du rapport des dimensions W/L suffit à déterminer la valeur. Ensuite, il ne reste plus qu’à calculer les potentiels intermédiaires de chaque nœud grâce à un pont diviseur de tension et à les comparer aux différentes tensions de seuil logique. Ce modèle a notamment permis de développer le simulateur de fautes TARSIM (Transistor And Resistor Simulator). Ce simulateur calcule donc les valeurs des potentiels intermédiaires Vn1et Vn2 en fonction de ces résistances équivalentes et de la résistance de court-circuit statistique. Les résultats obtenus ne sont valables qu’à la seule condition que la valeur réelle de la résistance de court-circuit soit proche de celle supposée, dans le cas contraire, les résultats sont complètement faux. L’exemple de la Figure 1.14 illustre cette situation. Pour les valeurs de résistance notées sur la figure, le potentiel V n2 varie de 2, 1 V si la résistance réelle est égale à 500 Ω, à 2, 6 V si la résistance de court-ciruit est considérée égale à 100 Ω. Supposons qu’une porte dont la tension de seuil logique est à 2, 3 V soit connectée à ce nœud, alors ces deux valeurs peuvent être interprétées respectivement comme un 0 ou un 1 logique. Il est donc clair que la valeur statistique de la résistance ne peut être utilisée tant son influence sur les résultats est importante.
Le test en retard des circuits digitaux
Deux critères sont primordiaux à prendre en compte dans l’évaluation du bon fonctionnement d’un circuit digital : son fonctionnement statique ainsi que son fonctionnement temporel. Le test booléen classique s’effectue par la comparaison des niveaux logiques des signaux obtenus sur les sorties primaires par rapport aux valeurs de référence lorsque le système est stabilisé. Autrement dit, ces vérifications se font à des fréquences très basses et les observations sur les sorties primaires se font au bout d’un temps très supérieur au retard de propagation du chemin le plus long du circuit (appelé chemin critique), d’où l’appelation de test statique. L’un des principaux facteurs de développement de ces dernières années à été la performance temporelle avec des circuits atteignant des fréquences de plus en plus élevées. Les contraintes temporelles sont donc devenues critiques obligeant ainsi à reconsidérer le test des circuits intégrés. En effet, le test de ces nouveaux circuits à leur fréquence nominale de fonctionnement fait apparaître des comportements fautifs qui n’existaient pas lors du test à des fréquences plus basses. On dit alors que le circuit est le siège d’une panne temporelle dont voici la définition : Lorsqu’un circuit fonctionne correctement à une fréquence relativement basse, mais présente un dysfonctionnement à haute fréquence, on dit qu’il est le siège d’une panne temporelle [29]. Ce type de panne temporelle est également appelé faute de retard. Ce terme a été utilisé la première fois par M. Breuer en 1974 [30]. Une faute de retard signifie que le retard d’un chemin (et pas nécessairement le chemin critique) est supérieur à la période d’horloge. Contrairement à une faute qualifiée de « statique », une faute de retard dépend de la fréquence appliquée au circuit. Prenons l’exemple simple d’une porte NAND à deux entrées en technologie CMOS afin d’expliquer le comportement temporel d’un circuit logique (Figure 1.17)
Influence de la résistance de court-circuit
Dans cette partie nous nous intéressons à l’étude du comportement électrique dynamique d’un court-circuit résistif sans capacité de couplage. Pour ceci nous nous appuyons sur le circuit didactique représenté sur la Figure 4.1. Dans ce circuit logique, les interconnexions n1 et n2 sont court-circuitées. Le court-circuit est représenté par la résistance Rs dont la valeur est a priori inconnue puisque dépendante de paramètres aléatoires tels que la topologie ou le matériau du défaut. Il est donc important de s’intéresser au comportement du circuit en présence de défauts de différentes tailles. Cependant, la valeur de la résistance de court-circuit n’est pas le seul facteur à prendre en compte. En effet, l’impact d’un court-circuit est tel que chacun des nœuds essaye d’imposer sa valeur logique à l’autre. Or, dans le cas où les deux nœuds sont au même niveau ou bien les deux transitions sont dans le même sens,alors l’influence du court-circuit est transparente. Par exemple, si l’on applique aux entrées {E1, E2, E3, E4} du circuit de la Figure 4.1 les vecteurs {0, 1, 0, 0} et {1, 1, 1, 0}, alors les transitions sur les interconnexions n1 et n2 se font dans le même sens. Dans ce cas, la présence du défaut de court-circuit ne perturbe en rien le fonctionnement du circuit.
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Table des matières
Remerciements
Résumé en Français
Abstract in English
Introduction générale
1 Test Orienté Défaut
1.1 Introduction
1.2 Le test des circuits ouverts
1.2.1 Modélisation d’un nœud flottant [1]
1.2.2 Classification des circuits ouverts
1.2.3 Modélisation des circuits ouverts résistifs
1.3 Le test des courts-circuits
1.3.1 Les courts-circuits francs
1.3.2 Les courts-circuits résistifs
1.3.3 Test statique des courts-circuits résistifs
1.4 Le test en retard des circuits digitaux
1.4.1 Modèle de défaut temporel
1.4.2 Extension du modèle paramétrique des défauts résistifs
1.5 Conclusion
2 Analyse électrique du comportement dynamique des Circuits Ouverts résistifs
2.1 Introduction
2.2 Mise en evidence de l’effet mémoire
2.2.1 Détection du défaut avec une paire de vecteurs
2.2.2 Détection du défaut avec une séquence de n vecteurs
2.3 Représentation du défaut par un modèle RC
2.3.1 Mise en place du modèle
2.3.2 Utilisation du modèle
2.4 Conclusion
3 Simulation et ATPG pour le test dynamique des Circuits Ouverts résistifs
3.1 Introduction
3.2 Simulation sans effet mémoire
3.2.1 Description de la méthode
3.2.2 Resultats expérimentaux
3.3 ATPG avec effet mémoire
3.3.1 Description de la procédure de l’ATPG
3.3.2 Phase de pré-traitement de l’ATPG
3.4 Conclusion
4 Analyse électrique du comportement dynamique des Courts-Circuits résistifs
4.1 Introduction
4.2 Influence de la résistance de court-circuit
4.3 Influence de la capacité de couplage
4.4 Conclusion
5 Modélisation et simulation du comportement dynamique des CourtsCircuits résistifs
5.1 Introduction
5.2 Modèle mathématique
5.2.1 Détermination de D (Rs)
5.2.2 Détermination de d (Rs)
5.2.3 Extrapolation de l’équation du retard en fonction du décalage temporel
5.3 Evaluation du modèle
5.3.1 Une première comparaison
5.3.2 Comparaison des efficacités simulées et calculées
5.4 Conclusion
Conclusion générale
Liste des figures
Liste des tableaux
Références bibliographiques
Bibliographie personnelle
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