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Depuis les années 1960, la densité d’intégration des transistors à effet de champ métaloxyde-semiconducteur (MOSFETs) double tous les deux ans, suivant ainsi la loi de Moore. Cependant, depuis le nœud technologique 90 nm, produit à partir de 2004, une simple réduction des dimensions caractéristiques des MOSFETs planaires de la technologie silicium ne permet plus une augmentation linéaire de leurs performances. Des innovations technologiques ont donc émergé, afin de continuer à améliorer les performances des circuits intégrés, toujours de façon exponentielle au cours du temps. C’est dans ce contexte qu’ont par exemple été introduits des substrats innovants, de nouveaux matériaux et l’ingénierie de contraintes.
Actuellement, les procédés de fabrication des transistors mettent en œuvre de nombreux matériaux qui peuvent engendrer des déformations dans la structure MOS, de manière intentionnelle ou non. Or, les déformations modifient la mobilité des porteurs dans les semiconducteurs. Par conséquent, les performances des MOSFETs peuvent être significativement améliorées ou dégradées, en fonction de l’état de déformation résiduel présent dans le canal. C’est pourquoi il est indispensable de connaître précisément l’influence des différentes étapes de fabrication des transistors sur la déformation de la structure, afin de comprendre de quelle manière ces déformations sont générées et ainsi apprendre à les employer à bon escient.
STMicroelectronics développe sa nouvelle génération de MOSFETs, pour le nœud 14 nm, à partir de substrats silicium sur isolant (SOI) qui possèdent un film de Si très mince. Des transistors de structure planaire avec un canal totalement déplété (FD) sont ainsi réalisés. Afin de fabriquer des circuits logiques MOS complémentaires (CMOS), les MOSFETs de type p sont élaborés sur des zones du substrat SOI dont le film Si a été localement enrichi en germanium (SGOI), par le procédé dit de condensation de Ge. La fabrication de ces transistors innovants soulève de nombreuses interrogations, quant à la contribution des différentes étapes technologiques successives mises en jeu, sur l’état de déformation résiduel obtenu dans la structure du MOSFET une fois achevé.
Les MOSFETs : de leur invention à l’introduction de contraintes
Le transistor MOSFET
Principe de fonctionnement
La structure du transistor à effet de champ métal-oxyde-semiconducteur (MOSFET pour Metal-Oxide-Semiconductor Field-Effect Transistor) est présentée en figure 1.1. Il comporte quatre connectiques : la source (S), le drain (D), la grille (G) et le substrat (B pour Bulk), voir figure 1.2. Le MOSFET classique est fabriqué sur un wafer de Si dopé, afin qu’un courant de porteurs de charge puisse s’établir dans le canal. Le dopage est réalisé avec des impuretés. Les atomes comportant un excès d’électrons (atomes donneurs, typiquement le phosphore) sont responsables d’un dopage de type n et les atomes comportant un excès de trous (atomes accepteurs, typiquement le bore) créent un dopage de type p. Il existe alors deux types de MOSFETs : n et p. Le MOSFET de type n (respectivement p) est constitué d’un canal dopé p (respectivement n) et de S/D fortement dopés n+ (respectivement p+), voir figure 1.2 (a) et (b). Un oxyde de grille isole le transfert de charges entre la grille polarisée et le canal.
Le principe de fonctionnement d’un MOSFET est analogue à celui d’un interrupteur. Lorsque la tension de grille VGS est nulle, l’application d’une tension de drain VDS ne permet pas la circulation du courant entre la source et le drain à travers la jonction n+pn+ (respectivement p+np+). Un état bloquant est obtenu, avec un courant de fuite Iof f proche de 0, figure 1.2 (c). L’augmentation de VGS permet de créer dans le canal sous-jacent, par effet de champ, une zone de déplétion, puis une zone d’inversion des charges (à partir de la tension de seuil VGS = Vth). Lorsque ce régime d’inversion est atteint, l’application d’une tension VDS permet la circulation des électrons (respectivement des trous) entre la source et le drain à travers la jonction n+nn+ (respectivement p+pp+). Un état passant est obtenu. Dans ce cas, l’augmentation du courant croit dans un premier temps de façon linéaire avec VDS : c’est le régime linéaire, voir figure 1.2 (c). Si VDS est encore augmentée, un second régime est atteint, dit de saturation (pour VDS = VGS − Vth). Il correspond au pincement de la zone d’inversion du canal, résultant de la progression de la zone de déplétion induite par l’augmentation de VDS. Dans ce cas, l’augmentation de VDS a peu d’influence sur le courant, puisque le pincement de la zone d’inversion progresse dans le canal en continuant d’augmenter VDS.
Histoire et évolution
Le MOSFET est la structure élémentaire des circuits intégrés, dont l’exemple le plus emblématique et complexe est le microprocesseur. Il a été pensé théoriquement et breveté par Lilienfeld en 1925 [Balk99]. Il a ensuite fallu attendre jusqu’en 1960, que l’état de l’art technologique soit assez avancé, afin que la première réalisation de transistor à effet de champ voit le jour grâce à Kahng et Atalla dans les laboratoires Bell [Balk99]. L’évolution des caractéristiques des MOSFETs a suivi de manière empirique la loi de Moore [Moore75]. Elle prévoit que la densité de transistors par unité de surface double tous les deux ans. De cette réduction des dimensions caractéristiques des MOSFETs découle une augmentation de la vitesse des circuits intégrés , de leur complexité et une diminution de leur coût de fabrication .
Cependant la loi de Moore (illustrée en figure 1.3) a atteint ses limites pour une structure de MOSFET classique. En effet, à partir du nœud technologique 90 nm, produit dès 2004, la réduction des dimensions caractéristiques des MOSFETs ne permet plus une augmentation linéaire des performances des transistors. Une limite de fonctionnement de cette structure MOSFET classique est même estimée autour d’une longueur de grille de 20 nm [Thomp06]. La réduction de la longueur du canal remet en cause l’intégrité électrostatique du transistor à cause des effets de canal court (SCE pour Short Channel Effects) et de la diminution de la barrière induite par le drain (DIBL pour Drain-Induced Barrier Lowering), qui abaissent tous deux Vth. Les SCE décrivent un rapprochement de la source et du drain, créant une zone de déplétion plus étendue dans le canal, qui abaisse ainsi son potentiel. La DIBL résulte de l’action du drain sur le canal, comparable à celle de la grille, qui diminue son potentiel lorsque la tension de drain augmente. Ces deux effets cumulés induisent une augmentation du courant de fuite Iof f dans les MOSFETs. D’autres effets liés à une forte réduction des dimensions des transistors dégradent également les autres critères de performances : Ion diminue, τint augmente et gm diminue [Skotn00].
Dans le but de continuer à améliorer les performances des transistors, de nouvelles voies sont explorées et décrites dans le plan d’action technologique international pour les semiconducteurs (ITRS pour International Technology Roadmap for Semiconductors) [Inte15]. Voici les principaux exemples d’innovation :
• L’ingénierie de contraintes du canal, permettant d’accroître la mobilité des porteurs (depuis le nœud technologique 90 nm en 2004 [Song11]) .
• L’introduction d’une grille métallique et d’un oxyde de grille à haute permittivité (appelé high-κ), pour un meilleur contrôle électrostatique du canal (à partir du nœud technologique 45 nm en 2008 [Mistr07]).
• Les structures multi-grilles permettant un meilleur contrôle des effets électrostatiques (depuis le nœud technologique 32 nm en 2010 [Ferai11]). Les deux architectures principales en compétition de nos jours (nœud technologique 14 nm en 2014) sont les structures verticales (FinFET) et planaires (FDSOI) [Hook12].
Ces évolutions nous conduisent à étudier dans cette thèse les phénomènes de transfert de contraintes au cours des étapes de fabrication de MOSFETs silicium sur isolant totalement déplété (FDSOI pour Fully-Depleted Silicon-On-Insulator), envisagés par STMicroelectronics pour le nœud technologique 14 nm.
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Table des matières
Introduction
1 Mesure de contraintes en microélectronique : état de l’art et application de l’holographie électronique aux structures FDSOI
1.1 Les MOSFETs : de leur invention à l’introduction de contraintes
1.1.1 Le transistor MOSFET
1.1.1.1 Principe de fonctionnement
1.1.1.2 Histoire et évolution
1.1.2 Le MOSFET FDSOI 14 nm
1.1.2.1 Passage au (UTBB) SOI
1.1.2.2 Les contraintes pour améliorer la mobilité des porteurs
1.2 Mesure de contraintes et de déformations élastiques en microélectronique
1.2.1 Techniques hors microscopie électronique en transmission
1.2.1.1 Courbure de wafer
1.2.1.2 Spectroscopie de photoréflectance
1.2.1.3 Spectroscopie Raman
1.2.1.4 Diffraction de rayons X
1.2.1.5 Diffraction d’électrons rétrodiffusés
1.2.2 Techniques de microscopie électronique en transmission
1.2.2.1 Analyse de contraste en champ sombre
1.2.2.2 Moirés
1.2.2.3 Nano-diffraction et précession
1.2.2.4 Diffraction d’électrons en faisceau convergent
1.2.2.5 Haute résolution
1.2.2.6 Holographie en champ sombre en ligne
1.2.3 Holographie électronique en champ sombre et application au SOI
1.2.3.1 La technique
1.2.3.2 Microscopes pour la DFEH : du Tecnai à l’I2TEM
1.2.3.3 Application à des structures FDSOI du nœud technologique 14 nm
1.2.4 Classification de ces techniques
1.3 Préparation d’échantillons
1.3.1 Le choix du FIB
1.3.2 Protocole de préparation d’échantillons par FIB
1.3.3 Qualité des échantillons SOI préparés pour la DFEH
1.4 Simulation par éléments finis
1.4.1 Principe de simulation
1.4.1.1 Description générale
1.4.1.2 Écriture de l’équation aux dérivées partielles
1.4.2 Bases de résolution avec COMSOL Multiphysics
1.4.2.1 Choix du module
1.4.2.2 Géométrie
1.4.2.3 Matériaux
1.4.2.4 Conditions de l’étude
1.4.2.5 Maillage
1.4.2.6 Résultats et post-traitement
1.4.3 Correction des effets de lame mince
2 Condensation de germanium
2.1 Condensation de germanium : étude bibliographique
2.2 Structures étudiées
2.3 Mesures de la concentration de Ge par DFEH
2.3.1 Méthodologie
2.3.2 Oxydation haute température
2.3.3 Oxydation basse température
2.3.4 Recuit non oxydant
2.3.5 Conservation de matière
2.4 Étude de l’interdiffusion Si/Ge à 900 °C
2.4.1 Modèle utilisé
2.4.2 Expériences de diffusion isotherme
2.4.3 Simulation de l’interdiffusion Si/Ge
2.4.3.1 Simulation sous MATLAB
2.4.3.2 Simulation par Synopsys
2.5 Conclusion
3 Étude de la relaxation du film SiGe lors de la co-intégration sur SOI
3.1 Fabrication de substrats co-intégrés à partir d’un SOI
3.1.1 Étapes de fabrication pour la co-intégration
3.1.2 Mosaïcité du substrat SOI initial
3.2 Mesures DFEH et effets de lame mince dans les films ultra-minces
3.3 Condensation de Ge : relaxation à l’interface SOI/SGOI
3.3.1 Mesures DFEH
3.3.2 Modélisation FEM
3.3.3 Interprétation : fluage et nano-flambage
3.4 Relaxation du SGOI en bord de STI
3.4.1 Gravure des tranchées STI
3.4.1.1 Mesures DFEH
3.4.1.2 Modélisation FEM
3.4.1.3 Interprétation : relâchement aux interfaces SiGe/SiO2
3.4.2 Recuit STI
3.4.2.1 Mesures DFEH
3.4.2.2 Modélisation FEM
3.4.2.3 Interprétation : fluage
3.4.3 Retrait du masque SiN
3.4.3.1 Mesures DFEH
3.4.3.2 Modélisation FEM
3.4.3.3 Interprétation : relâchement aux interfaces SiGe/SiO2
3.4.4 Implantation du substrat
3.4.4.1 Mesures DFEH
3.4.4.2 Interprétation
3.5 Étude du SOI en bord de STI
3.5.1 Mesures DFEH
3.5.2 Modélisation FEM
3.5.3 Interprétation : comportement de l’interface Si/SiO2
3.6 Confrontation des résultats DFEH à des mesures NBED et électriques
3.6.1 Mesures NBED de la relaxation des échantillons SGOI
3.6.2 Confrontation entre résultats structuraux et mesures électriques
3.6.2.1 Caractéristiques électriques et relaxation du film SGOI
3.6.2.2 Caractéristiques électriques et relaxation du film sSOI
3.7 Conclusion
Conclusion
