Soutenance mémoire
Dès 1965, Gordon Moore indique que pour continuer à se développer, l’industrie du semi-conducteur devait améliorer d’année en année le rendement des puces : la densité des circuits intégrés sur silicium doit doubler tous les 18 mois. Cette augmentation de densité d’intégration passe par la réduction de la taille des transistors. Elle permet la mise en place de fonctions de plus en plus complexes et rapides sur des surfaces réduites et minimise les coûts de fabrication. Cette course à la performance impose des choix dans la sélection des matériaux impliqués.
Avec cette augmentation de l’intégration, les interconnexions deviennent un élément très important dans le bon fonctionnement des circuits. Jusqu’à la génération 0,25 µm (largeur minimale des lignes métalliques d’interconnexion), les phénomènes capacitifs entre lignes voisines et la résistance des lignes d’interconnexion interviennent de manière négligeable dans la fréquence de fonctionnement des circuits intégrés. Ces phénomènes ne sont plus négligeables pour les générations suivantes et doivent être minimisés afin de préserver l’intérêt de l’augmentation des performances des dispositifs actifs. Pour les générations 0,25 µm et inférieures, le temps de propagation des signaux induit par l’utilisation d’aluminium et d’oxyde de silicium devient prépondérant avec la densité d’intégration. Pour diminuer considérablement ce temps de retard, il est nécessaire de réduire la résistance des lignes et les capacités parasites entre lignes ce qui conduit à l’utilisation de nouveaux matériaux. Afin de diminuer la résistance des lignes, le cuivre est maintenant substitué à l’aluminium (de résistivité 3,3 µΩ.cm) en raison de sa faible résistivité (1,6 µΩ.cm) et sa bonne tenue aux fortes densités de courant. Cependant, l’utilisation d’un métal moins résistif mais très polluant et difficile à graver comme le cuivre, nécessite de l’encapsuler immédiatement dans l’isolant (technologie damascène). La spécificité de la gravure de type damascène réside dans le fait qu’elle comprend une étape gravure (par plasma) du diélectrique, suivi d’un dépôt métal et d’un aplanissement mécano-chimique (CMP). Pour la réduction des capacités parasites, l’introduction de nouveaux matériaux à faible constante diélectrique (low-k) jouant le rôle d’isolant entre les lignes de métal est nécessaire.
Les interconnexions dans un circuit intégré
Un circuit intégré est schématiquement constitué d’un ensemble de transistors disposés sur une plaque de silicium, isolés électriquement par des matériaux diélectriques, et reliés entre eux par des fils conducteurs appelés interconnexions.
La conception d’un tel circuit intégré comporte deux grandes parties :
➤ La réalisation des composants actifs: le transistor MOS (Métal- OxydeSemiconducteur), ou encore appelée technologie “Front-End”. Celle-ci englobe l’empilement technologique depuis le substrat de silicium jusqu’aux plots de tungstène qui relient les contacts du transistor aux connexions cuivre des niveaux supérieurs.
➤ La réalisation des interconnexions entre les transistors, encore appelée “Back End”.
Pour augmenter les possibilités de croisement, les interconnexions sont disposées sur plusieurs couches horizontales (dix actuellement (2004) pour les circuits standards). Elles sont reliées entreelles par des contacts métalliques appelés vias (lorsque la liaison entre deux lignes appartient à deux niveaux métalliques voisins) ou trous de contact (lorsque cette connexion se fait entre les dispositifs actifs et les lignes immédiatement supérieures du niveau local). Les conducteurs sont isolés les uns des autres par un diélectrique qui remplit les espaces entre fils conducteurs.
une portion de circuit où les diélectriques ont été retirés afin de mieux voir les interconnexions et mettre en évidence la complexité qu’elles représentent.
Les interconnexions locales, niveaux 1 à 3 : lignes qui connectent les transistors adjacents et les fonctions logiques d’un même bloc fonctionnel. Elles sont courtes (<1mm) et dessinées aux dimensions latérales, largeur et espace, minimales. Pendant longtemps ce niveau n’était pas préoccupant (par rapport aux autres niveaux), car les longueurs mises en jeu étaient faibles (de quelques microns à quelques millimètres au maximum). Cela n’est plus vrai actuellement à cause des réductions des dimensions transversales du métal qui augmentent la résistance de l’interconnexion dans des proportions importantes.
Les interconnexions intermédiaires, niveaux 4 à 8 : lignes de longueur moyenne (quelques millimètres) qui sont utilisées pour faire des connexions dans un bloc fonctionnel et distribuer le signal d’horloge. Plus larges que les lignes locales, elles présentent des résistances plus faibles.
Les interconnexions globales, niveaux 8 et suivants : lignes longues (plusieurs millimètres) qui peuvent traverser une puce sur toute sa longueur. Elles regroupent les lignes de bus, d’alimentation ou d’horloge. Elles sont plus larges et plus épaisses que les lignes des niveaux inférieurs afin de réduire leur résistance.
Le temps de retard de propagation du signa
Le temps de retard (délai) correspond à la somme des temps de retard liés à la commutation des transistors et du retard lié à la transmission du signal par les interconnexions. Avec la réduction des dimensions de base du circuit, la vitesse de commutation des transistors augmente. Cependant la complexité croissante des interconnexions entraîne une forte augmentation du temps de propagation du signal entre deux portes logiques. Le retard lié aux interconnexions devient alors prépondérant et limite la vitesse des circuits.
Jusqu’à la génération 0,25 µm, pour une architecture dite classique “Aluminium/SiO2”, ce délai de commutation engendré par les lignes d’interconnexions intervenait de manière négligeable sur la fréquence de fonctionnement des circuits intégrés. Pour les autres générations (<0,25 µm), le délai de commutation n’est plus négligeable et doit être minimisé afin de préserver l’intérêt de l’augmentation des performances des dispositifs actifs.
Le couplage parasite ou diaphonie
Le couplage parasite ou diaphonie (“crosstalk”) est également une limitation importante pour les interconnexions. Deux conducteurs très proches s’influencent mutuellement. Cela signifie que la répartition des charges électriques, de même que la répartition des courants sur l’un, dépend de la présence de l’autre (de sa géométrie, de sa proximité notamment). Il s’agit d’un couplage de type capacitif entre une ligne et son entourage métallique. La diaphonie correspond à l’apparition de signaux parasites sur une ligne au repos, perturbée par une ou plusieurs lignes actives : une ligne dite « agressive » induit un courant sur une ligne « victime ». L’amplitude du signal parasite croit lorsque les lignes se rapprochent et augmente avec le nombre de lignes agressives. Au-delà d’un certain seuil, ce phénomène peut compromettre le fonctionnement du circuit. Le coefficient de couplage Qd= CL/Cv, constitue un bon indicateur du niveau de diaphonie. Plus Qd est petit, plus la diaphonie entre lignes est faible. Ainsi la diaphonie est sensible à la diminution de la capacité totale de la ligne .
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Table des matières
INTRODUCTION GENERALE
CHAPITRE I : ENJEUX DES INTERCONNEXIONS POUR LES COMPOSANTS ELECTRONIQUES DU FUTUR
I.1 Les interconnexions dans un circuit intégré
I.2 Problèmes liés à la miniaturisation des interconnexions
I.2.1 Le temps de retard de propagation du signal
I.2.2 Le couplage parasite ou diaphonie
I.2.3 La puissance consommée
I.2.4 L’électromigration
I.3 Les solutions technologiques
I.3.1 Diminution de la résistivité du métal
I.3.1.1 Architecture simple damascène
I.3.1.2 Architecture double damascène
I.3.2 Réduction de la constante diélectrique de l’isolant
I.3.2.1 Origine de la constante diélectrique
I.3.2.2 Les candidats possibles
I.3.3 Objectifs de la thèse
CHAPITRE II : DISPOSITIFS EXPERIMENTAUX
II.1 Présentation des matériaux étudiés
II.1.1 Les SiOCH poreux et non poreux
II.2 Présentation du réacteur de gravure
II.2.1 Description de la plate-forme de gravure 5200 Applied Materials
II.3 Présentation des réacteurs de retrait résine
II.3.1 Utilisation de l’eMaXTM comme réacteur de retrait résine
II.3.2 Le réacteur IRIDIATM
II.4 Présentation des techniques d’analyse
II.4.1 Les outils de caractérisation quasi-in situ
II.4.1.1 Systèmes de détection de fin d’attaque (DFA)
II.4.1.2 La spectroscopie de photoélectrons X (XPS)
II.4.1.3 Ellipsométrie spectroscopique
II.4.2 Les outils de caractérisation ex-situ
II.4.2.1 La spectroscopie infrarouge à transformée de Fourier (FTIR)
II.4.2.2 Spectrométrie infrarouge en mode de réflexion totale atténuée (ATR) à travers un prisme de germanium
II.4.2.3 Goutte de mercure
II.4.2.4 Microscopie électronique à balayage
CHAPITRE III : MECANISMES DE GRAVURE DU SIOCH POREUX ET NON POREUX
III.1 Mécanismes de gravure de SiOCH non poreux et évolution des sélectivités vis à vis de SiO2 et SiCH
III.1.1 Évolution des vitesses de gravure
III.1.1.1 Influence du débit d’argon
III.1.1.2 Influence de l’ajout d’un gaz fortement polymérisant (C4F6 ou CH2F2)
III.1.2 Analyses de surface par XPS
III.1.2.1 Analyses quasi-in situ des matériaux avant gravure
III.1.2.2 Analyses de la composition de surface des matériaux après gravure
III.1.2.3 Analyses XPS ex-situ
III.1.2.4 Impact de la couche fluorocarbonée sur les vitesses de gravure
III.1.3 Impact de la concentration en carbone et hydrogène dans le matériau à graver sur la formation de la couche FC
III.1.4 Effet de l’azote sur la gravure d’un diélectrique de type SiOCH
III.1.5 Étude de la modification de SiOCH après gravure
III.1.5.1 Étude des films après gravure par spectroscopie infrarouge
III.1.5.2 Analyses par Réflexion Totale Atténuée (ATR)
III.1.5.3 Mesure de la constante diélectrique
III.1.6 Synthèse
III.2 Mécanismes de gravure des SiOCH poreux, impact de la porosité
III.2.1 Choix de la chimie d’étude
III.2.2 Évolution des vitesses de gravure
III.2.2.1 Impact de la dilution d’argon
III.2.2.2 Analyses XPS
III.2.3 Étude de la modification de SiOCH après gravure
III.2.3.1 Analyses FTIR et ATR
III.2.3.2 Impact de la porosité
III.2.4 Synthèse
CHAPITRE IV IMPACT DES PROCEDES DE RETRAIT RESINE SUR LA MODIFICATION DE SIOCH
CONCLUSION GENERALE
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