Soutenance mémoire
Recirculation dans un montage Low-side : injection de porteurs minoritaires
Ces mêmes phénomènes induits par la recirculation de courant en régime de commutation, sont nettement plus délicats à contrôler pour les transistors en configuration Low-side. Dans le cas présenté Figure 15, le transistor L1 voit sa diffusion de drain forcée à un potentiel négatif. Quand celui ci devient inférieur à la tension seuil Vbe, les deux diodes, /Nepi/P-body et celle d’isolation, entrent en conduction. Le caisson N, se comporte comme l’émetteur d’un transistor NPN, ayant comme base le substrat P et comme collecteurs, les caissons N voisins. Un courant d’électrons circule alors dans le substrat.
Latch-up
Les cas présentés jusque-là montrent clairement que les courants de substrat peuvent générer de nombreuses perturbations analogiques ou numériques qui, au final, affectent sensiblement le fonctionnement des circuits affectés. Cependant, aussi pénalisantes que soient ces erreurs, nous constatons que l’intégrité du composant est souvent préservée. Il n’en est pas de même quand, sous l’effet des courants de substrat, un phénomène de latch-up s’enclenche. Le latch-up, ou phénomène de blocage des structures quatre couches (npnp), se rencontre quand deux transistors NPN et PNP s’alimentent mutuellement [ 21 ]. Le courant de collecteur de l’un fournit le courant de base de l’autre formant ainsi une structure thyristor, comme indiqué Figure 25. Ce phénomène s’amorce via une source de courant extérieur, appelé courant de gâchette. Celui-ci, en traversant l’une des résistance RS ou RW, va fournir le courant de base nécessaire à la mise en conduction de l’un des deux transistors.
État de l’art des protections employées
Les critères de robustesse et de fiabilité étant primordiaux, la maîtrise de ces courants de substrat devient un impératif majeur dans les circuits intégrés de puissance. Un cahier des charges relatives à ce point précise que le produit subissant l’agression de courant négatif doit être sauf quelque soit la valeur de ce courant parasite, c’est à dire qu’il doit être réutilisable après une telle agression. De plus, cette spécification impose des normes quantitatives. En effet, si un courant parasite de plusieurs Ampères est tiré sur une entrée de la puce, les entrées voisines ne doivent pas voir circuler un courant supérieur à quelques milliampères. Nous avons donc deux types de critères, le premier qualitatif : assurer la survie du dispositif, et le deuxième quantitatif : limiter le plus possible les couplages parasites. En premier lieu, il s’agit de sécuriser les blocs fragiles, à savoir les blocs de logique CMOS. Différentes techniques de conception existent pour le déclenchement du latch-up, nous ne les détaillerons pas ici, voir [ 19 ][ 20 ][ 22 ][ 23 ][ 24 ][ 21 ]. Ces techniques reposent sur une réduction des résistances internes à l’origine du latch-up (RS et RW dans la Figure 26). Nous présentons ici un état de l’art des solutions existantes. Celui-ci s’appuie pour l’essentiel sur une étude de brevets industriels ; les publications sur le sujet étant peu nombreuses. Suivant leur principe de fonctionnement, nous classerons ces protections en trois familles que nous nommerons passives, actives et logicielles.
Protection logicielle
Un dernier type de protection mérite d’être mentionné : il s’agit des protections « logicielles ». L’approche du problème est différente, les perturbations liées au substrat ne sont plus évitées mais simplement détectées. Les concepteurs tiennent compte des possibles perturbations induites par les courants de substrat, dès les phases de design. Par exemple dans le cas des capteurs intégrés, nous pouvons envisager une commande qui impose au circuit de ne plus tenir compte des informations délivrées par ces capteurs dans le cas où un courant de substrat a été détecté. Ce type de solution impose deux impératifs :
• Que les agressions subies par le circuit ne soit jamais destructives, donc que le dispositif soit « immunisé » contre le latch-up.
• Que les causes et les caractéristiques des courants de recirculation soient parfaitement connues et modélisées.
En pratique, cette méthode est difficilement utilisable dans des technologies Smart Power,pour des applications automobiles où les perturbations sont multiples et souvent très agressives. Cela est dû à la difficulté de modélisation des transistors parasites, surtout à l’échelle d’une puce complète. Ce point est d’autant plus délicat que ces transistors ont une base fortement résistive et distribuée donc très sensible à la géométrie du dispositif. Il n’en est pas de même pour les applications développées sur substrat P+. Comme l’injection de porteurs minoritaires reste un problème marginal pour ces filières technologiques, les efforts de modélisation se sont portés principalement sur la représentation du substrat par des réseaux de capacités et de résistances. Comme le montrent les résultats présentés dans les publications que nous avons référencées, cette technique paraît aboutie et permet une représentation fidèle du substrat notamment pour les applications haute fréquence [ 55 ][ 56 ][ 57 ][ 58 ][ 59 ][ 60 ] .
Discussion sur les protections par anneau
L’efficacité de cette solution reste faible. Pour réduire de 4 à 5 décades les couplages parasites il faudrait leur consacrer une surface énorme, plusieurs centaines de microns. Ce type de protections n’est donc pas idéal pour se prémunir des courants de substrat, surtout si celui ci est faiblement dopé. Nous avons déjà signalé (p70) que la simulation 2D atteignait ses limites dans certaines confrontations avec l’expérience, plus particulièrement lors de simulation de régions laissées flottantes. En effet, les zones contactés à un potentiel donné seront bien représentées en simulation, alors que les zones flottantes vont fixer leurs potentiel à partir des courants et potentiel des autres régions. Si donc ces autres régions ne sont pas, ou mal, décrites dans la structure simulée des erreurs significatives seront observées. C’est aussi le cas d’un anneau P ou N mis à la masse sur une portion réduite de sa surface (par exemple un anneau fermé rectangulaire mis à la masse dans un coin seulement). Si l’on peut justement supposée que la région de contact est bien à la masse, il n’en est probablement pas de même pour le reste de l’anneau. La simulation 2D sera alors impuissante à représenter correctement le potentiel de l’anneau et seul une approche 3D le pourra. Notre conclusion sur cette possible stratégie peut ce résumer en deux points :
• Problème de la modélisation à grande échelle : Pour que la modélisation des couplages parasites soit complète il ne suffit donc pas d’avoir une représentation fidèle de l’anneau de garde, il faut également rajouter une image précise des connexions de ce substrat, et donc une image précise de l’environnement des collecteurs affectés. Pour illustrer cette dépendance vis-à-vis du layout, nous donnons sur la Figure 61 une photo montrant une partie d’un transistor LDMOS de puissance pendant l’injection de porteurs minoritaires. Cette photo a été prise par un banc de test EMMI (émission microscopie). Cette analyse optique permet de visualiser les photons émis pendant la recombinaison des électrons injectés. Ainsi nous observons les lieux de conduction privilégiés de ces porteurs [ 69 ]. Nous observons que l’injection ne se fait pas de manière homogène autour du transistor ; au contraire celle ci se fait principalement au plus près du contact de masse du substrat. L’injection se fait de manière distribuée par rapport à la résistance d’accès de ce plot. Si une protection de ce type permet de garantir la survie des dispositifs, il n’en est pas de même pour le respect des spécifications produits. En effet, celles-ci imposent un cahier des charges bien trop sévère pour qu’une simple protection par anneau soit suffisante. Les courants parasites devant parfois être inférieurs à quelques microampères. Pour obtenir un tel degré de protection, il faudrait que les anneaux de garde occupent une surface colossale.
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Table des matières
1 Introduction : Présentation des technologies SMART-POWER
1.1 Circuit intégré de puissance
1.2 Filières technologiques des produits Smart-Power
1.2.1 Isolation par Auto-blindage
1.2.2 Isolation par jonction
1.2.2.1 Intégration de composants de puissance verticaux
1.2.2.2 Intégration de composants de puissance latéraux
1.2.3 Isolation par diélectrique
1.3 Objectifs et plan de la thèse
1.4 Références bibliographique
2 Présentation des courants de substrat
2.1 Mise en évidence de la problématique
2.1.1 Montage classique de l’électronique de puissance : pont en H
2.1.1.1 Présentation d’un pont en H
2.1.1.2 Régime de commutation
2.1.2 Recirculation dans un montage High-side : injection de porteurs majoritaires
2.1.3 Recirculation dans un montage Low-side : injection de porteurs minoritaires
2.2 Origines des courants de substrat
2.2.1 Coupure de la ligne d’alimentation
2.2.2 Résonance des étages de puissance
2.2.3 Résonance en hautes fréquences
2.2.4 Signaux analogiques externes trop élevés
2.2.5 Dérive du potentiel de masse
2.2.6 Conclusion
2.3 Effets induits par les courants de substrats
2.3.1 Perte de contrôle des charges pilotées (couplages des sorties)
2.3.2 Perturbation des blocs analogiques et logiques
2.3.2.1 Perturbations des signaux transmis
2.3.2.2 Perturbation des circuits de tension de référence
2.3.2.3 Commandes incontrôlées
2.3.3 Surconsommation
2.3.4 Latch-up
2.3.5 Récapitulatif des conséquences des courants de substrat
2.4 État de l’art des protections employées
2.4.1 Protections Passives
2.4.1.1 Anneaux de garde : collecteur préférentiel
2.4.1.2 Diode Schottky
2.4.1.3 MOS isolé
2.4.2 Protections Actives
2.4.2.1 Substrat flottant
2.4.2.2 Polarisation négative du substrat : barrière active
2.4.3 Protection logicielle
2.5 Conclusion et objectifs
2.6 Références bibliographique
3 Protections passives
3.1 Introduction : protections passives
3.2 Protection passive par anneau de garde
3.2.1 Méthode de mesure et de simulation
3.2.1.1 Présentation des structures étudiés
3.2.1.2 Présentation des résultats
3.2.2 Influence de l’espacement injecteur collecteur
3.2.3 Influence de la durée de vie des porteurs
3.2.4 Influence du dopage du substrat
3.2.5 Saturation de l’anneau de garde
3.3 Amélioration des protections par anneaux
3.3.1 Réduction largeur de base du transistor npn parasite
3.3.1.1 Structure basée sur l’alignement de la couche enterrée
3.3.1.2 Efficacité d’une couche enterrée décalée
3.3.1.3 Contraintes et intégrations
3.3.2 Modification des polarisations des contacts de du substrat
3.3.2.1 Structures basée sur la polarisation des contacts substrat
3.3.2.2 Mesures en fonction de la polarisation sdes diffusions P+
3.3.3 Discussion sur les protections par anneau
3.4 Transistor LDMOS Isolé
3.4.1 Concept et performance
3.4.1.1 Structure du transistor LDMOS isolé
3.4.1.2 Performance du ILDMOS
3.4.1.3 Tenue en tension
3.4.1.4 Aire de sécurité : problème du second claquage
3.4.1.5 Dimensionnement du contact d’épitaxié
3.4.2 Fabrication et utilisation du transistor ILDMOS
3.5 Références bibliographiques
4 Protections actives
4.1 Protection active : barrière MAAP
4.1.1 Présentation et fonctionnement
4.1.1.1 Comparaison expérimentale entre la protection standard et la MAAP
4.1.1.2 Simulation et comportement de la MAAP
4.1.1.3 Schéma équivalent
4.1.2 Dépendances géométriques de la MAAP
4.1.2.1 Influence de l’espacement entre les puits P
4.1.2.2 Influence de la résistance de court-circuit
4.1.3 Confrontation simulation expérience
4.1.3.1 Résultats simulations
4.1.3.2 Limites des simulateurs 2D
4.1.4 Contraintes d’intégrations
4.1.4.1 Courant sur les collecteurs voisins
4.1.4.2 Influence de l’environnement sur la MAAP
4.1.4.3 Structure de protection symétrique
4.1.5 Bilan sur les structures MAAP de première génération
4.2 MAAP deuxième génération
4.2.1 Présentation et fonctionnement
4.2.2 Structure de test
4.2.2.1 Résultats empiriques préliminaires
4.2.3 Règles de conception pour l’intégration
4.2.3.1 Choix du transistor actif
4.2.3.2 Effet de la taille du transistor de protection
4.2.3.3 Influence de la largeur de la diffusion P
4.2.3.4 Bilan sur la structure MAAP deuxième génération
4.2.4 Protection active avec un transistor piloté
4.2.4.1 Fonctionnement
4.2.5 Conclusion et perspectives
Conclusion
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