APPROCHES D’INTEGRATION MONOLITHIQUES DES CONVERTISSEURS STATIQUES SUR SILICIUM

Télécharger le fichier pdf d’un mémoire de fin d’études

La maturité industrielle des modules de puissance 2D

La maitrise des techniques d’assemblage de la conception 2D des modules de puissance (brasure, câblage…Ψ fait d’elle aujourd’hui une technologie de production massive. Sa maturité industrielle s’exprime par l’étendue des puissances balayées par les modules 2D (Figure 1-3) et à travers la standardisation des dimensions des modules [3], dans le but de rendre ces modules intégrables et interchangeables dans n’importe quelle structure. A partir de La technologie employée pour la conception des modules de puissance selon cette approche 2D offre une certaine simplicité de mise en œuvre puisque tous les modules intégrant une isolation électrique, peuvent être reportés sur le même refroidisseur qui sert aussi de support mécanique à l’ensemble des composants actifs du module 2D.

Les modes de défaillance des modules de puissance 2D

D’un point de vue électrique, les points faibles les plus importants des modules de puissance planaires 2D sont dus essentiellement au type d’interconnexion par les fils de bonding utilisés. Nous allons détailler dans ce paragraphe l’ensemble des problèmes de la technologie 2D. D’un point de vue thermique, cette technologie ne permet pas un refroidissement double face des composants. En effet, le refroidissement ne peut se faire qu’en face arrière des puces en suivant la trajectoire : face arrière des puces brasures substrat brasure semelle graisse thermique radiateur. Le refroidissement par la face avant des puces dans les modules 2D est très limité (convection naturelle).

Fiabilité et coût des modules de puissance 2D

La tendance actuelle consiste à mettre de plus en plus d’équipements électroniques dans des applications embarquées (aéronautique, ferroviaire, automobile etc.) pour lesquelles la fiabilité et le coût constituent un enjeu majeur pour les concepteurs et les exploitants.
• Fiabilité des fils de câblage
Durant les cycles de fonctionnement des puces de puissance en mode interrupteurs électriques, les fils de câblage subissent des excursions thermiques successives causées par des phases transitoires d’injection de puissance et par l’environnement extérieur. Ils sont également le siège d’une très forte densité de courant pouvant dépasser les 50A/mm² sur une longueur de 10mm. Ces variations de la température répétées engendrent des contraintes thermomécaniques sur le fil de câblage dues à la différence des CTE (coefficient de dilatation thermique) entre les matériaux en contact dans le module, en particulier entre les fils de câblage et les métallisations d’un côté et la puce silicium de l’autre. Cela conduit au vieillissement de la métallisation et de l’interface au pied du fil de câblage puis au décollement du fil [5][6][7]. Cette défaillance se manifeste typiquement par une levée du fil de câblage (lift-off, Figure 1-4a), voire une fissuration (Figure 1-4b) et même une rupture dans la zone de courbure (cracking). Le courant qui traverse les puces se concentre aux niveaux des fils de câblage et fait apparaitre des points chauds, ce phénomène accentue et favorise le décollement des fils.
Un autre mode de défaillance qui peut se produire, surtout pour des diamètres importants, lors de la mise en place des fils de câblage sur les métallisations des puces concerne cette fois-ci la puce elle-même. En effet, des paramètres inappropriés de l’opération de câblage (pression, durée…Ψ peuvent endommager la métallisation des puces de puissance (Figure 1-5).
• Coût de l’opération du câblage :
Outre le coût des fils de câblage eux-mêmes, il est bien connu que l’opération de câblage en électronique de puissance nécessite beaucoup de temps, elle est donc couteuse. En effet, c’est une opération qui se fait point par point malgré l’automatisation du procédé de mise en œuvre du câblage.

Inductances parasites des fils de câblage

Quelle que soit la nature du matériau du fil de câblage, et quel que soit le type d’association des composants (parallèle ou série), ce fil possède une impédance qui présente un comportement résistif et un second comportement inductif. Les effets parasites de la connectique par le fil de câblage apparaissent et peuvent dégrader le comportement électrique du convertisseur et ainsi limiter son aire de sécurité. Le comportement inductif peut être vu électriquement comme une inductance équivalente de chaque fil de câblage, la valeur de cette inductance dépend des dimensions géométriques du fil ainsi que des propriétés électriques de son matériau. La valeur de cette inductance parasite pour chaque fil de câblage est comprise généralement entre 6nH et 16nH [8]. La Figure 1-6 illustre le cas d’un MOSFET encapsulé dans son boitier avec le modèle électrique équivalent faisant apparaitre les éléments inductifs parasites.
L’inductance parasite est responsable du ralentissement du temps de commutation de l’interrupteur de puissance à l’amorçage (couplage circuit – grille) et d’une surtension au blocage. Cela a pour conséquence de rajouter des pertes supplémentaires en commutation.
Ces pertes en commutation deviennent de plus en plus importantes avec l’augmentation du niveau de courant de commutation (Figure 1-7).

Capacités parasites et courant du mode commun

La structure des substrats (diélectrique pris en sandwich entre deux couches métalliques conductrices) utilisés pour le report de puces actives dans les modules de puissance, fait apparaitre des capacités parasites. En effet, la couche conductrice en face avant du substrat est généralement gravée pour recevoir plusieurs composants d’un convertisseur dans le même module de puissance et permettre l’interconnexion de ces derniers pour constituer la fonction de conversion souhaitée. La face arrière du substrat métallique est connectée électriquement à la semelle par la brasure ou directement au radiateur par bridage mécanique. De ce fait, des capacités parasites sont formées entre les pistes en cuivre de la face avant du substrat et la semelle en cuivre dans le cas d’un substrat de type DBC ou en aluminium dans le cas d’un substrat de type SMI. La Figure 1-11a illustre les capacités parasites qui apparaissent dans l’exemple d’une cellule de commutation (bras d’onduleurΨ formée par deux transistors de puissance de type N-MOS reportés sur un substrat de type SMI. La Figure 1-11b montre le schéma électrique équivalent du module qui fait apparaitre les capacités parasites dans les différentes régions du module, au niveau des zones de report des puces et au niveau des zones de « pad » des électrodes. Les capacités Cface correspondent aux pistes en cuivre servant au report des puces de puissance avec la semelle en aluminium, et Cpiste correspondent aux capacités parasites des autres pistes en cuivre dans le module avec la semelle (par exemple, les pistes qui servent à la prise de contacts électriques des grilles.
Dans le cas des convertisseurs de types onduleur ou redresseur par exemple, les composants interrupteurs utilisés fonctionnent en régime de commutation pour un découpage des grandeurs électriques. De ce fait, et dans le cas de l’exemple d’un bras d’onduleur (Figure 1-11), le point du milieu est soumis à de forte variations de potentiel dv/dt conduisant à la circulation d’un courant de mode commun [13][14] non souhaité vers la masse (les chemins de propagation de ce courant sont indiqués par des flèches rouges dans la Figure 1-11b. La valeur de ce courant dépend de la valeur du dv/dt [14] ainsi que des valeurs des capacités parasites apparaissant par le report de la puce low side (drain en face arrière de la puce) et de la broche de connexion de la charge. La densification du courant et la miniaturisation des puces et de leur connexion est donc un facteur important pour réduire ces capacités parasites et ainsi avoir une moindre pollution EMI et un allègement du filtre associé.

Solutions hybrides existantes

Les modes de défaillances de la technologie hybride 2D décrits dans le paragraphe précédent sont liés principalement au type d’interconnexion filaire par les fils de câblage imposant une limitation électrique. Une deuxième limitation est aussi due au refroidissement par la seule face arrière des puces dans le module 2D. De ce fait, cette technologie ne permet pas d’obtenir des modules de puissance avec une densité de puissance élevée et des performances électromagnétiques suffisantes pour la montée en puissance et en fréquence. Un autre désavantage de ces modules est qu’ils n’intègrent pas, de manière la plus rapprochée à la puce, le driver. Ces derniers devant donc être placés à l’extérieur du module et connectés par câblage conduisant à des perturbations supplémentaires sur la commande
Pour faire face aux limitations de la technologie de conception 2D, les efforts des chercheurs et industriels se sont concentrés pour développer des techniques et des solutions d’assemblage des puces de puissance sur substrat permettant de réduire, supprimer ou remplacer les fils de câblage par d’autres types d’interconnexion (pistes métalliques, bumps…Ψ moins résistifs et moins inductifs, assurant également une plus grande compacité du module. Nous distinguons deux types de technologie : la technologie Press Pack et les technologies d’assemblage 3D.

Technologie Press Pack

La technologie Press Pack développée par Fuji, Toshiba et ABB n’utilise pas les fils de câblage (sauf pour la commande), elle est basée sur une interconnexion par pression exercée entre la métallisation des puces et des flasques en cuivre nickelés à l’intérieur du boitier (Figure 1-12a). Des pièces intermédiaires en molybdène réduisent les contraintes thermomécaniques sur les métallisations des puces. Cette technique est utilisée à l’origine pour l’encapsulation des composants en wafer tels que les diodes, thyristors et les GTOs fort courant pour des applications qui mettent en jeu des très fortes puissances (systèmes de traction, HVDC…Ψ. La Figure 1-12b montre une variante où la mise en pression des puces est réalisée individuellement par un ressort, des rondelles souples et une pièce de centrage sur une face de la puce. L’autre face peut être mise en contact par pression (comme sur le boîtier Fuji) ou par brasure (boitier ABB). Bien que plus complexe mécaniquement au niveau de l’assemblage, cette technique semble permettre une mise en pression plus homogène sur chaque puce.

stack IGBT press-pack 100kV – 1500A (photographie ABB)

Le désavantage de cette technologie vient de l’absence d’isolement du boîtier et de son coût de fabrication élevé à cause de la complexité de l’assemblage ainsi que du possible endommagement par écrouissage des plages de métallisation Al aux niveaux des puces par la pression exercée sur elles. Ceci peut expliquer la non-généralisation de cette technologie sur des modules contenant plusieurs puces.

Evolution vers les technologies d’intégration hybride 3D

Plusieurs technologies d’intégration hybride 3D ont été développées et continuent à se développer pour augmenter les performances électriques et thermiques des modules de faible et moyenne puissance. Bien que peu de ces technologies soient commercialisées nous citons les principales d’entre elles dans ce paragraphe.

Technologie Metal-Posts Interconnected Parallel Plates (MPIPPs)

Cette technologie est basée sur l’insertion de poteaux en cuivre qui jouent le même rôle assuré par les fils de câblage en technologie 2D (Figure 1-13a), les contacts puces/poteaux sont réalisés en utilisant des brasures [8][15] ce qui suppose une préparation des métallisations. Les poteaux doivent être de longueur suffisante pour éviter tout risque de claquage entre la puce et le substrat métallique de connexion en face avant. La Figure 1-13b montre un module 3D utilisant cette technologie. Chacun des poteaux utilisés dans cette technologie présente une inductance parasite d’une valeur de 1,2 nH [15][16] contre une valeur comprise entre 6nH et 16nH [8] pour un fil de connexion.
aΨ vue schématique en coupe, bΨ prototype d’assemblage réalisé [8]
La diminution de la valeur de l’inductance parasite de l’interconnexion va permettre une réduction significative des surtensions générées par les interrupteurs de puissance au blocage. Cette technologie présente un deuxième avantage thermique grâce à la dissipation de la chaleur à travers les poteaux vers la face avant du module, ce qui permet une évacuation de la chaleur par les deux faces du module [17]. Toutefois, l’évacuation principale de la chaleur se fait au niveau de la face arrière des puces en contact avec le substrat relié thermiquement au refroidisseur. Cet assemblage implique un excellent alignement dans le plan horizontal de l’ensemble des poteaux entre les puces et le substrat en face avant lors du brasage. Le montage « tout rigide » des pièces de connexion est un des points faibles de cette technologie. Une solution peut être de remplacer le substrat rigide en face avant par un PCB Flex ou du polyimide métallisé, aux dépens d’une bien moindre capacité d’évacuation de la chaleur par la face avant. Cette variante est présentée dans le paragraphe suivant.

Technologie Solder Bumps Interconnect

Cette technologie repose sur l’introduction de billes de type solder bumps déposées par refusion sur la métallisation des puces de puissance (généralement en aluminium suivie d’une finition Ti/Cr Or) (Figure 1-14) [18]. Les grandes dimensions de ces billes (de quelques dizaines de microns à quelques centaines de microns) fabriquées en alliage d’étain, argent ou en or donnent des propriétés électriques en termes d’inductance parasite et résistance beaucoup plus faibles que celles des fils de câblage [19][20][21]. Ceci a même ouvert la voie à cette technologie pour son utilisation en microélectronique pour améliorer la taille des assemblages et leurs performances électriques et thermiques. Les bonnes propriétés des billes brasées ont poussé des fabricants de semi-conducteurs comme International Rectifier [22] et Fairchild [23] à développer des composants de puissance en se basant sur la technologie solder bump.

Technologie Power Overlay (POL)

La technologie Power Overlay a été développée par le conglomérat américain General Electric [34], les puces sont brasées en face arrière sur un substrat DBC et les interconnexions en face avant des puces sont réalisées à travers des vias monolithiques en cuivre distribuées sur les métallisations préparées des puces. Le processus technologique consiste à laminer un film souple de diélectrique sur la face avant des puces dans le module, des ouvertures sur ce film sont ensuite réalisées en utilisant un laser, puis une couche en cuivre est déposée par électrodéposition sur l’ensemble et enfin celle-ci est gravée pour réaliser les contacts souhaités. La Figure 1-19 montre une vue de principe en coupe d’un module de puissance utilisant cette technologie et un prototype récemment réalisé par Siemens et Continental VDO (procédé SIPLIT™Ψ.
aΨ vue schématique en coupe, bΨ prototype d’assemblage réalisé [15]
Cette technologie présente des performances électriques et thermiques similaires à celle de la technologie Embedded Power [34]. Technologiquement, elle présente aussi les mêmes problèmes de fiabilité dus à la différence des CTE entre matériaux utilisés.

La technologie 3D NextFETTM :

Cette technologie quasi-3D développée par Texas Instrument consiste à empiler les deux MOSFET (low-side et high-sideΨ d’un bras d’onduleur à travers une couche métallique (Figure 1-20). Le module contient aussi la puce de contrôle. Cette technique permet de réduire l’inductance parasite et la résistance d’interconnexion entre les deux MOSFET et travailler avec des fréquences élevées (jusqu’à 2MHzΨ. Cette architecture est bien adaptée aux structures Synchronous Buck Mosfet (dévolteur) où la puce low side est le siège d’un courant efficace bien plus élevé que la puce high side et donc de surface supérieure. Cette propriété autorise un astucieux stacking des deux puces avec un débord inférieur périphérique utile pour l’accès à la grille et à la source kelvin de la puce low side.

Autres technologie 3D en cours de développement

Technologie d’interconnexions par des micro-poteaux

Cette technique développée et étudiée dans le cadre d’un projet ANR 3DPHI [24], est basée sur des interconnexions de type brasure sur la face arrière des puces, et des micro-poteaux pour réaliser les interconnexions en face avant des puces. En effet, cette technique utilise le principe des assemblages par couches planaires utilisés en micro-électronique, l’idée est d’ajouter une partie de l’interconnexion des puces semi-conductrices sur les puces elles-mêmes, sous la forme de micro poteaux, voire de nano poteaux (Figure 1-21).
Les micro-poteaux ont des dimensions en section carrée de 50μm x 50μm jusqu’à 300μm x 300μm, de hauteur maximale 75μm, et distantes de 50μm à 300μm [24]. Ces faibles dimensions ont pour but de minimiser la résistance électrique, l’inductance parasite et la résistance thermique des connectiques. Toutefois, cette technique ne permet pas de réaliser des interconnexions entre les deux substrats DBC pour fermer la maille de commutation.

Technologie Power Chip-on-Chip (PCoC)

Le concept Power-Chip-On-Chip 3D ayant fait l’objet d’études au G2ELab à Grenoble a été proposé et détaillé dans le cadre de la thèse d’E. Vagnon [36]. Le principe de cette technique est basé sur l’empilement des puces de puissance les unes sur les autres (Figure 1-22) en se basant sur des contacts de type Press Pack. Cet empilement des électrodes et des puces selon le principe PCoC n’utilise pas les fils de bonding, ce qui va permettre de réduire au minimum les effets parasites des interconnexions au niveau de la maille de commutation, ceci conduira à un gain important en termes de comportements électriques et électromagnétiques [36].
Dans ce cadre, une généralisation de ce concept 3D a été proposée [1]. Plusieurs puces sont co-intégrées et séparées par un diélectrique sur le même substrat silicium avec une électrode commune en face arrière, cette généralisation nécessite un investissement important de développement des étapes technologiques de réalisation et des techniques spécifiques de terminaisons verticales de jonction des puces de puissance adaptées au concept PCoC [37][38]. Le principe de cette co-intégration est mécaniquement très complexe en termes de montage et de maintien des performances dans le temps. Ce principe est illustré pour le cas de diodes (Figure 1-23) [39].

Le rapport de stage ou le pfe est un document d’analyse, de synthèse et d’évaluation de votre apprentissage, c’est pour cela rapport-gratuit.com propose le téléchargement des modèles complet de projet de fin d’étude, rapport de stage, mémoire, pfe, thèse, pour connaître la méthodologie à avoir et savoir comment construire les parties d’un projet de fin d’étude.

Table des matières

INTRODUCTION GENERALE
CHAPITRE 1 : L’AMELIORATION DE LA FIABILITE ET DES PERFORMANCES ELECTRIQUES DES CONVERTISSEURS PAR L’INTEGRATION
1.1 INTRODUCTION
1.2 L’INTEGRATION HYBRIDE
1.3 L’INTEGRATION MONOLITHIQUE
1.4 OBJECTIF DE LA THESE
1.5 STRATEGIE DE TRAVAIL ET STRUCTURATION DU MEMOIRE
1.6 CONCLUSION
BIBLIOGRAPHIE DU CHAPITRE 1
CHAPITRE 2 : APPROCHES D’INTEGRATION MONOLITHIQUES DES CONVERTISSEURS STATIQUES SUR SILICIUM
2.1 INTRODUCTION
2.2 CHOIX DE LA STRUCTURE RC-IGBT POUR LA VALIDATION DES APPROCHES D’INTEGRATION « BI-PUCE » ET « MONO-PUCE »
2.3 ETUDE PAR SIMULATIONS 2D D’UNE STRUCTURE RC-IGBT A BANDES P+ ET N+ ALTERNEES
2.4 APPROCHE D’INTEGRATION MONOLITHIQUE « BI-PUCE » (DEUX AIGUILLEURS DE COURANT)
2.5 APPROCHE D’INTEGRATION MONOLITHIQUE « MONO-PUCE » (CONVERTISSEUR COMPLET)
2.6 CONCLUSION
BIBLIOGRAPHIE DU CHAPITRE 2
CHAPITRE 3 : ASSEMBLAGE DES PUCES MULTI-POLES SUR SUBSTRAT DBC/SMI
3.1 INTRODUCTION
3.2 ASSEMBLAGE DES PUCES SILICIUM DE PUISSANCE SUR SUBSTRAT
3.3 CONCLUSION
BIBLIOGRAPHIE DU CHAPITRE 3
CHAPITRE 4 : REALISATION TECHNOLOGIQUE DES PUCES ET CARACTERISATION ELECTRIQUE DES TECHNIQUES D’ASSEMBLAGE SUR SUBSTRAT
4.1 INTRODUCTION
4.2 CONCEPTION DE LA TOPOLOGIE DE SURFACE DES PUCES
4.3 ETAPES TECHNOLOGIQUES DE REALISATION DES PUCES TRI-POLES A ANODE COMMUNE ET DES PUCES RC-IGBT
DISCRETES
4.4 CARACTERISATIONS SOUS POINTES DES PUCES RC-IGBT ET ANODE COMMUNE
4.5 TEST DE REPORT DES PUCES « FACTICES » SIC SUR SUBSTRAT PCB
4.6 REPORT DES PUCES REALISEES SUR SUBSTRAT PCB
4.7 CONCLUSION
BIBLIOGRAPHIE 

Télécharger le rapport complet

Télécharger aussi :

Laisser un commentaire

Votre adresse e-mail ne sera pas publiée. Les champs obligatoires sont indiqués avec *